双核ARM7是否在内核之间提供caching一致性？
在英特尔处理器上，每个内核都有自己的L1和L2caching。 这对ARM双核处理器是否属实？ 如果是这样的话，我可以依靠两个内核之间的高速caching一致性，这样运行在内核0上的一个线程将总是在它的高速caching中看到相同的数据，
是的，从Cortex-A9系列开始的ARM处理器通过硬件监听来提供caching一致性。
作为开发者，做多核心要容易得多:)。
http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0407e/CDDEHDDG.html
你的意思是ARMv7？ 我不认为有一个ARM7的双核心，你可以把两个芯片肯定，但他们将独立（他们没有来caching，所以你将不得不实现自己的）。
这里是与ARM的故事，除了英特尔在芯片业务，除了英特尔没有什么不同，arm在IP业务，他们不做芯片。
从http://infocenter.arm.com开始创build一个免费帐户的一些文档，尤其是你需要login的ARMv7。
有两种types的ARM文档。 有ARM ARM的ARM体系结构参考手册。 曾经是一个覆盖所有核心的大手册，现在已经被分解为核心系列，涵盖了核心系列的整体相似性，指令集等。 由于您在询问双核/多核，所以您可能会讨论Cortex-A ARMv7-A（而不是ARMv7-M，这些是单核微控制器）。 或者，也许你的意思是像一个具有一到四个核心变种的mpcore一样的ARMv6内核。 在内容左侧的信息中心网站上，selectarm架构，然后第一件事就是参考手册。 这就像arm医生的全科医生，家庭医生，而不是任何领域的专家都知道一切。
第二种types的文档是TRM，技术参考手册，这是专家，脑外科医生或足科医生等。您可以find芯片供应商正在使用的具体核心（可以容易或难以取决于芯片和供应商），这将描述核心的边缘看起来像它将描述caching的位置，谁共享它们，以及如何。 请注意，L1高速caching和mmu通常在内核的TRM中，L2高速caching是额外的成本项目，不一定由芯片供应商购买。 一级caching，也不一定坐在amba，axi总线上，l2是amba / axi，amba / axi out shim，修改或者消耗交易时，你还是要把你的内存系统在外层amba / axi。
最简单的答案就是你需要更具体地说明你正在谈论哪个核心，然后一旦你知道find核心的TRM，并且将包括你的问题的答案。